Міністерство освіти і науки України НУ „Львівська політехніка” ІКТА Кафедра ЕОМ Лабораторна робота №4 з курсу „Проектуванння периферійних комп’ютерних мікросистем” на тему: „Верифікація” Виконала ст. гр. СКС-5 Львів-2004 Мета роботи: Наскрізне тестування результатів попередніх етапів. Етап верифікації є не менш важливим за інші. Тому пакет Alliance передбачає набір потужних засобів перевірки. 1). Утиліта DRUC перевіряє готову топологію кристалу на відповідність правилам проектування (Design Rule Checker). Перевірка базується на швидких алгоритмах. 2). Утиліта LVX перевіряє відповідність двох структурних VHDL-описів одного і того ж пристрою.У пропонованій схемі проектування перший структурний опис отримується на етапі розробки на структурному рівні, а другий - генерується утилітою LYNX з відтрасованого шару елементів на підкладинці кристалу. Структурний опис, отриманий утилітою LYNX, має транзисторний рівень. Отже, необхідно перевірити на відповідність два структурних описи на рівні бібліотечних елементів кристалу та на рівні транзисторів. 3). Утиліта DESB є функціональним абстрактором, що створює функціональний VHDL-опис із структурного опису на транзисторному рівні. При такій трансляції відбувається перевірка ряду умов, а результуючий функціональний опис використовується при подальших перевірках утилітами ASIMUT та PROOF. При виявленні помилок на етапі верифікації відбувається повернення на попередні рівні проектування. 4) Завершальне тестування на цьому етапі проводить утиліта PROOF. Вона порівнює вхідний функціональний VHDL-опис кристалу з отриманим із структурного транзисторного рівня утилітою DESB. Якщо помилок не виявлено і повернення на попередні етапи проектування не потрібне, то можна перейти до завершення проектування. Виконання Верифікації 8-розрядного перемножувача На цьому етапі проводиться перевірка отриманого кристалу. Перевірка має три незалежних гілки. При виявленні помилки відбувається повернення на попередні рівні проектування. 1. Використовую пару утиліт LYNX та LVX. LYNX отримує структурний опис з топології кристалу на транзисторному рівні, використовуючи технологічний файл (.ap --> .al). LVX порівнює отриманий структурний опис транзисторного рівня з початковим структурним описом (.al ?? .vst). Проводжу перевірку (LYNX + LVX) для відтрасованого шару елементів на підкладинці кристалу (core.ap): # ###---------------------------------------------------------### # extract net-list from symbolic layout for the core # # ###---------------------------------------------------------### MBK_IN_PH=ap ;\ MBK_OUT_LO=al ;\ RDS_TECHNO_NAME=$TOP/etc/cmos_5.rds ;\ MBK_CATA_LIB=$TOP/cells/scr:$TOP/cells/ring ;\ export MBK_IN_PH MBK_OUT_LO RDS_TECHNO_NAME MBK_CATA_LIB ;\ lynx -v core core [7] core.ap --> core.al # ###-----------------------------------------------------------------------### # compare extracted net-list and structural description # # to check that the standard cell router performed correctly # # ###-----------------------------------------------------------------------### MBK_CATA_LIB=$TOP/cells/scr:$TOP/cells/ring ;\ export MBK_CATA_LIB ;\ lvx vst al core core -f [8] робити порівняння у термах core.vst ?? core.al Повідомлення системи при виконанні програм LYNX і LVX показано відповідно на рис.1 і рис.2. @@@@@@ @@ @@ @@ @@@@@ @@@ @@@ @@@ @@@@ @@@ @@ @@ @ @@@ @ @@ @ @@ @@ @ @@ @@ @@ @ @@ ...